近日，在安谋科技Tech Talk AI技术开放麦第二期活动中，NPU高级产品经理Benjamin Ye围绕“周易”X3 NPU IP R2版本升级进行了主题分享，详细介绍了R2版本在算力与算力密度方面的显著提升，并结合“周易”X3智能座舱、AI推理加速芯片及新兴市场等多个领域的落地案例，系统展示了“周易”X3系列NPU的最新进展与广泛应用。 1、最高算力翻倍、算力密度提升超70%据Benjamin Ye介绍，“周易”X3 R2版本相较R1最高算力翻倍，针对W4A8、W4A16主流大模型量化精度
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安谋科技 周易”X3 NPU IP R2
核心要点设计师常在单一系统中评估5 种以上互连方案，各有明确用途。芯片间（PCIe）与芯粒间（UCIe、BoW）技术目标相近，但实际挑战差异巨大。PCIe、CXL、NVLink、UALink 在大型云计算场景并存；以太网方案持续迭代，依托成熟基础设施具备优势。随着芯片复杂度提升、封装方案增多，系统组件互连的选择空间空前扩大。高效、高速的数据传输至关重要，尤其在 AI 系统中 —— 处理器与内存间的数据量呈指数级增长。数据需以足够快的速度供给处理器，避免延迟，这就要求高带宽、极低延迟。选错互连方案或架构，会
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互连方案 PCIe UCIe
人工智能正以远超监管规则的速度渗透整个半导体生态，IP 盗窃、安全漏洞风险急剧上升，且缺乏有效防范手段。从嵌入 EDA 流程的基础模型，到影响设计、验证与物理实现的智能体系统，AI 正在重塑芯片开发方式与风险引入路径。尽管业界普遍认同 AI 治理的必要性，但现有举措碎片化、解读不统一、重意图而轻可衡量结果。简单说：当前治理严重不足，传统监管方式已落后，且难以追上创新步伐。一、AI 治理：缺失的 “护栏”Dana Neustadter（新思科技）：“AI 治理需要指导原则、法规、政策与框架流程，引导负责任的
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无防护 构建 AI 半导体生态 标准分裂 IP 泄露 运行时保障危机
东芝电子元件及存储装置株式会社（“东芝”）今日宣布，推出“TDS5C212MX”和“TDS5B212MX”两款2:1多路复用（Mux）/1:2解复用（De Mux）开关，支持PCIe®6.0[1]、USB4®2.0版[2]等新一代高速接口。新产品即日起开始批量出货。 随着服务器、工业测试设备、机器人及个人电脑不断发展，在日益受限的板载空间内，对PCIe® 6.0与USB4®2.0等超高速、宽带宽差分信号进行可靠切换的需求不断增长。东芝新产品采用自主的SOI工艺（TarfSOI™）[3]
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东芝 PCIe®6.0 USB4®2.0 高速差分信号器
近日，奎芯科技自主研发的LPDDR5X PHY IP在8nm工艺上顺利完成流片验证。实测不仅稳定达到9600Mbps速率，更超频跑通10.8Gbps，展现出在先进工艺节点上挑战极致带宽的非凡能力，为高性能计算、AI边缘计算等场景提供了高性价比的内存接口方案。满血性能：从标准到巅峰的跨越2-rank DRAM测试子板挂载方案本次流片验证采用了挂载2-rank DRAM测试子板的方案，全面覆盖了从低速到极速的工作场景。满血达标：该IP在1000Mbps至9600Mbps的速率范围内实现了DLL的精准锁定。极致
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奎芯科技 LPDDR5X IP 硅验证 9600Mbps
SiFive 完成超额认购的 G 轮融资，募资 4 亿美元，由 Atreides Management 领投，英伟达参投，正式加速进军数据中心 CPU IP 领域。本轮融资后，这家总部位于圣克拉拉的公司估值达36.5 亿美元。据路透社报道，CEO 帕特里克・利特尔表示，本轮融资有望成为其 IPO 前最后一轮私募融资。融资用途与数据中心战略SiFive 表示，新资金将用于三大方向：加速下一代高性能数据中心架构研发扩大工程团队深化其 CPU 平台的软件栈建设具体投入领域包括：高性能标量、向量、矩阵 RISC-
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SiFive 数据中心 CPU IP
我供职于一家 RISC‑V IP 公司晶心科技（Andes)，但我真心为 Arm 加油 —— 可能比我这个职位的大多数人愿意承认的还要多。不是因为我搞不清谁和谁竞争，而是因为对 Arm 股东最有利的一步，恰恰也是迄今为止给 RISC‑V 带来最大东风的一步。这本质上不是一个 “Arm 对决 RISC‑V” 的故事，而是一个平台经济学的故事：当中立的平台提供商开始与它赋能的客户正面竞争时，会发生什么。一、向价值链上游攀登 —— 这在商业上完全合理纵观历史，Arm 一直在稳步向价值链上游走：从 CPU IP，
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晶心科技 IP RISC‑V Arm
在AI大模型、超算集群和云原生数据中心蓬勃发展的今天，芯片内部和节点中的“数据高速公路”和“存储中枢”正成为制约处理器算力释放和节点整体性能的核心瓶颈。SmartDV作为领先的半导体知识产权（设计IP）与验证IP（VIP）解决方案提供商，正以其全面的高速接口、内存控制器与互连IP产品，为各类AI处理器、加速器和系统级芯片（SoC），高性能计算（HPC） 及数据中心处理器注入“超高速、低延迟、可扩展”的设计基因。3月10日至12日，SmartDV在于德国纽伦堡展览中心举办的2026年嵌入式世界展（Embed
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SmartDV 连接与存储 IP 算力芯片
1 VPU向高效、高质、低延迟发展随着AI技术的爆发，带来了视频分辨率和数据量的不断攀升，专用于视频编解码处理的VPU应运而生，成为各类视频应用的“超级工匠”。如今，VPU已成为支撑云、边、端等关键场景的核心算力单元，是半导体和AI算力赛道的重要组成部分。VPU主要由两大类芯片/硬件模块构成：一类是VPU芯片；另一种是嵌入在各种SoC、处理器、控制器等芯片/硬件模块中的VPU引擎。但是万变不离其宗，都离不开强大的VPU IP核芯。目前VPU、VPU IP的发展趋势是什么？答案是：在云、边、端场景中AI无
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VPU VPU IP 安谋科技Arm China 安谋
2026 年 3 月 16 日，美光科技在英伟达 GTC 2026 大会上正式发布重磅消息：旗下HBM4 高带宽内存、SOCAMM2 内存模块以及业内首款 PCIe 第六代数据中心固态硬盘，均已实现大规模量产并开启批量出货，全系列产品均为英伟达 Vera Rubin AI 平台量身打造，将为智能体 AI、高性能计算等负载提供核心存储算力支撑。核心产品量产信息HBM4 高带宽内存首批量产的为 36GB 12 层堆叠版本，已于 2026 年第一季度出货，引脚速率超 11Gb/s，可提供超 2.8TB/s 的内
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美光 HBM4 SOCAMM2 内存模块 PCIe 第六代固态硬盘
人工智能的发展之路并非一帆风顺。媒体与华尔街对人工智能行业情绪的任何细微变化，都会表现出极端且剧烈的反应。狄更斯早已预见这般光景：“那是最美好的时代，那是最糟糕的时代；那是智慧的年头，那是愚昧的年头；那是信仰的时期，那是怀疑的时期；那是光明的季节，那是黑暗的季节；那是希望的春天，那是失望的冬天。” 在这些喧嚣的头条背后，人工智能推理的规模化发展正面临一个关键难题：芯片的理论峰值性能与系统厂商能实际保障的性能之间，差距正不断扩大。这一差距对算力的功耗需求和系统安全性，都产生了重大影响。这一性能差距究竟从何而
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人工智能 IP Arteris
Ceva-Waves UWB 是业界率先符合 IEEE 802.15.4ab 标准的 UWB IP 协议，可提供高达 30 倍的扩展测距和 4 倍的数据传输速率，适用于安全访问、定位、雷达和先进数据应用. 超宽带 (UWB) 技术正从基于近距离的数字密钥和跟踪器扩展到更远距离的定位、雷达传感和高性能数据应用。为了应对这一转变，领先的智能边缘芯片和软件 IP 授权商 Ceva 公司(纳斯达克股票代码：CEVA)宣布推出其新一代 Ceva-Waves™ UWB IP，这是业界率先符合 IEEE 80
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Ceva UWB IP 传输距离 吞吐量
芯原股份（芯原，股票代码：688521.SH）今日宣布图像处理SoC芯片公司合肥六角形半导体有限公司（简称“六角形半导体”）在其高性能HX77系列图像处理SoC中采用了芯原成熟的IP组合，包括GCNanoUltraV 2.5D图形处理器（GPU）IP、DW100畸变矫正处理器（DeWarp Processing）IP，以及DC9200Nano显示处理器（Display Processing）IP。该SoC芯片已顺利完成流片，并实现一次流片成功。 天相芯HX77系列是一款高度集成、低功耗的图像处理
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六角形半导体 天相芯 HX77 芯原 Nano IP AR显示处理器
基于 Ceva 第三代 PentaG 平台的PentaG-NTN加速了卫星网络和蜂窝网络的融合 随着卫星连接迅速成为5G网络最具战略意义和颠覆性的扩展，领先的智能边缘芯片和软件IP授权商Ceva公司(纳斯达克股票代码：CEVA)今日宣布推出PentaG-NTN™，这款新型5G-NTN(非地面网络)调制解调器IP子系统专为支持低地球轨道(LEO)和中地球轨道(MEO)星座的卫星用户终端而设计。PentaG-NTN旨在加速基于标准的卫星连接的部署，使卫星运营商、卫星星座开发商和终端创新者能够更快地将
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Ceva PentaG-NTN 5G 高级调制解调器 IP
向多芯粒(Chiplet)集成转型既充满前景，也带来了复杂性。可扩展的互连技术与自动化工具，正成为支撑未来设计的关键要素。芯粒已成为下一代系统架构讨论中的核心主题。当前行业描绘的愿景是：设计团队能够选用不同来源的裸芯，通过标准化接口与简化流程，搭建多芯粒系统。业界常将其类比为现成 IP 组件，期望芯粒能像无源器件甚至单片机一样，易于使用且具备互操作性。然而，这一愿景虽极具吸引力，却与现实仍有很大差距。芯粒集成的现状芯粒通常分为两类架构：同构横向扩展与异构解耦。同构设计在一个封装内使用多个相同裸芯以提升性能
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芯粒 互操作性 Arteris IP Chiplet NoC
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